چکيده— وجود سربار های بزرگ همگام سازی و ارتباطی در ماشین های با مقیاس بالای آینده (نظیر ابرکامپیوترها، سیستم های محاسباتی با کارایی بالا(High Performance Computing,HPC))، یک نگرانی عمده بشمار می رود. این سیستم ها با بکارگیری تراشه هایی که نسبت به تراشه های امروزی شامل هسته های بسیار بیشتری هستند؛ محدودیت هایی را به لحاظ کارایی ایجاد می کنند. در این راستا می توان مدل های اجرایی جایگزین را شناسایی نمود تا اینکه از ویژگی موازی سازی بالای محاسبات – که توسط تراشه های آینده با تعداد هسته های زیاد، پیشنهاد می شود- بگونه ای مناسب و کارامد بهره برداری شود. این مقاله، یکپارچه سازی هسته های استاندارد با واحدهای کمک پردازشی اختصاصی را پیشنهاد می کند. این ترکیب، سیستم را قادر می سازد تا از یک مدل اجرایی دانه-ریز (fine-grain) جریان داده ها، پشتیبانی نماید. این مدل در خلال پروژه TERAFLUX، توسعه می یابد. در این مقاله، یک توسعه از ساختار مجموعه دستورات (ISA) را پیشنهاد می کنیم که از زمانبندی و اجرای دانه-ریز نخ ها پشتیبانی می نماید. این توسعه از مجموعه دستورالعمل ها، توسط پردازنده کمکی پشتیبانی می شود. این پردازنده کمکی، واحد های سخت افزاری را به منظور تسریع پروسه زمانبندی و توزیع نخ ها در میان هسته های موجود، فراهم می آورد. دو جنبه اساسی و پایه سیستم پیشنهادی عبارتند از: اینکه برنامه نویسان می توانند مدل برنامه نویسی دلخواه خود را مورد استفاده قرار دهند؛ و اینکه ابزارهای کامپایل (هم گردانی) می توانند مجموعه بزرگی از نخ ها را ایجاد نمایند که در قالب یک مدل تولیدکننده-مصرف کننده، در ارتباط می باشند و اجرای جریان داده ها را امکان پذیر می سازند. نتایج تجربی، امکان اجرای روش پیشنهادی را اثبات نموده و قابلیت مقیاس پذیری آن را با افزایش تعداد هسته ها، نشان می دهند.
کلمات کليدي-  ساختار پردازنده کمکي، جريان داده ها، چند هسته اي، سيستم هاي با کارايي بالا

Abstract:  Large synchronization and communication overhead will become a major concern in future extremescale machines (e.g., HPC systems, supercomputers). These systems will push upwards performance limits by adopting chips equipped with one order of magnitude more cores than today. Alternative execution models can be explored in order to exploit the high parallelism offered by future massive many-core chips. This paper proposes the integration of standard cores with dedicated co-processing units that enable the system to support a fine-grain data-flow execution model developed within the TERAFLUX project. An instruction set architecture extension for supporting fine-grain thread scheduling and execution is proposed. This instruction set extension is supported by the co-processor that provides hardware units for accelerating thread scheduling and distribution among the available cores. Two fundamental aspects are at the base of the proposed system: the programmers can adopt their preferred programming model, and the compilation tools can produce a large set of threads mainly communicating in a producer–consumer fashion, hence enabling data-flow execution. Experimental results demonstrate the feasibility of the proposed approach and its capability of scaling with the increasing number of cores.
Keywords- Co-processor architecture, Data-flow, Many-core, High-performance systems